Rozdíl mezi verilogem a VHDL

Verilog vs. VHDL

Verilog a VHDL jsou jazyky popisující hardware, které se používají k psaní programů pro elektronické čipy. Tyto jazyky se používají v elektronických zařízeních, která nesdílejí základní architekturu počítače. VHDL je starší ze dvou a je založen na Ada a Pascalu, takže zdědí vlastnosti z obou jazyků. Verilog je relativně nový a řídí se kódovacími metodami programovacího jazyka C.

VHDL je silně zadaný jazyk a skripty, které nejsou silně zadány, nelze kompilovat. Výrazně typovaný jazyk, jako je VHDL, neumožňuje promíchání nebo provozování proměnných s různými třídami. Verilog používá slabé psaní, což je opakem silně psaného jazyka. Dalším rozdílem je případová citlivost. Verilog rozlišuje velká a malá písmena a nerozpoznává proměnnou, pokud použitý případ není v souladu s tím, co bylo dříve. Na druhou stranu, VHDL nerozlišuje velká a malá písmena a uživatelé mohou případ volně měnit, pokud zůstanou znaky v názvu a pořadí stejné.

Obecně je Verilog snazší se naučit než VHDL. To je částečně způsobeno popularitou programovacího jazyka C, díky kterému je většina programátorů obeznámena s konvencemi používanými ve Verilogu. VHDL je trochu obtížnější se naučit a programovat.

VHDL má výhodu v tom, že má mnohem více konstrukcí, které pomáhají při modelování na vysoké úrovni, a odráží skutečnou činnost programovaného zařízení. Složité datové typy a balíčky jsou velmi žádoucí při programování velkých a složitých systémů, které mohou mít spoustu funkčních částí. Verilog nemá žádnou koncepci balíčků a veškeré programování musí být prováděno s jednoduchými datovými typy, které poskytuje programátor.

A konečně, Verilog postrádá správu knihoven programovacích jazyků softwaru. To znamená, že Verilog neumožňuje programátorům umisťovat potřebné moduly do samostatných souborů, které se během kompilace nazývají. Velké projekty na Verilogu mohou skončit ve velkém a obtížně sledovatelném souboru.

Souhrn:

1. Verilog je založen na C, zatímco VHDL je založen na Pascalu a Adě.

2. Na rozdíl od Verilogu je VHDL silně napsán.

3. Ulike VHDL, Verilog rozlišuje velká a malá písmena.

4. Verilog se snáze učí ve srovnání s VHDL.

5. Verilog má velmi jednoduché datové typy, zatímco VHDL umožňuje uživatelům vytvářet složitější datové typy.

6. Verilog postrádá správu knihovny, jako je tomu u VHDL.